Модули в языке Verilog

preview_player
Показать описание
Рассматриваются самые базовые понятия языка - модуль, входы и выходы, структурный стиль описания цифровых устройств. Приведены примеры транзисторного уровня описания устройств.
  1. Академия разработчиков
Рекомендации по теме
Модули в языке 0:14:38

Модули в языке Verilog

Массивы модулей на 0:07:31

Массивы модулей на языке Verilog

Соединение элементов на 0:02:05

Соединение элементов на языке Verilog

Verilog. Модули. Симуляция. 0:09:13

Verilog. Модули. Симуляция.

Дешифраторы и демультиплексоры 0:05:59

Дешифраторы и демультиплексоры на Verilog

Verilog курс с 0:17:24

Verilog курс с HDLBits! Собрал схему из двух модулей A и В! Схитрил по-децки! 2024 01 24...

Счетчики на языке 0:09:14

Счетчики на языке Verilog

Verilog#2. Создание первого 0:33:49

Verilog#2. Создание первого TestBench в ModelSim

Verilog курс с 0:28:23

Verilog курс с HDLBits! Иерархия модулей в Verilog, сделал модуль в модуле! 2023 12 14...

Разработка стека на 0:09:15

Разработка стека на языке Verilog

Verilog курс с 0:28:34

Verilog курс с HDLBits! Иерархия в Verilog, узнал как подключать 3 модуля шинами! 2023 12 19...

Одноразрядный сумматор и 0:07:06

Одноразрядный сумматор и иерархическая структура проекта на Verilog...

Создание схемы на 0:12:04

Создание схемы на Verilog в Quartus II

Простой тестбенч на 0:08:42

Простой тестбенч на языке Verilog. Запуск симуляции в ModelSim....

Verilog. Вводная лекция. 0:05:09

Verilog. Вводная лекция.

Verilog - Язык 1:19:06

Verilog - Язык Проектирования Схем §1

Verilog#1.KEYs&LEDRs. Первый проект. 0:27:24

Verilog#1.KEYs&LEDRs. Первый проект.

Синхронные J-K триггеры 0:09:48

Синхронные J-K триггеры на языке Verilog

ModelSim & Verilog 0:54:52

ModelSim & Verilog - Язык Проектирования Схем §10

Л7. Цифровая схемотехника. 1:12:41

Л7. Цифровая схемотехника. Verilog

Verilog курс с 0:28:24

Verilog курс с HDLBits! Иерархия в Verilog, узнал как подключать 3 модуля! 2023 12 18...

Создание простейшей схемы 0:07:21

Создание простейшей схемы на Verilog в Quartus II

3. Программирование ПЛИС: 0:10:38

3. Программирование ПЛИС: графическое представление, AHDL, VHDL, Verilog...

Verilog. Ввод-вывод. MMIO 0:19:24

Verilog. Ввод-вывод. MMIO

Комментарии
Автор

Отличные обучающие ролики по Verilog. А есть ролик о том, как настроить Visual Studio (или что у вас за среда разработки) под синтаксис Verilog?)

Erepbbabl
Автор

Выдает такую ошибку Error (10014): Verilog HDL unsupported feature error at file "pmos_tran.v" (line 2): cannot synthesize MOS switch gate primitive. Видимо Verilog перестал поддерживать эту команду(

yvqycoj
Автор

3:07 а разве не наоборот? Всё что подключается к выходу сток, а всë что подключается к земле или питанию исток? pmos они же истоком к питанию подключаются.
9:07 а разве не сток-исток-затвор? При "исток-сток-затвор" у вас же был бы просто повторитель, а не инвертор.

ghlynio
Автор

у диктора какой-то мертвый голос, похоже на робота, видно что он не понимает о чем рассказывает, просто рот открывает

powervac