Verilog - Язык Проектирования Схем §2

preview_player
Показать описание
Verilog §2 Потоковое описание

Другие видео на тему:
Verilog HDL - язык проектирования схем:
Подключаем к ПЛИС(FPGA):
Quartus Prime:
Цифровая схемотехника:
  1. ПЛИСоводство
  2. verilog
  3. fpga
  4. CPLD
  5. altera
  6. quartus
Рекомендации по теме
Verilog - Язык 0:37:24

Verilog - Язык Проектирования Схем §0

Verilog - Язык 1:19:06

Verilog - Язык Проектирования Схем §1

Verilog - Язык 1:48:40

Verilog - Язык Проектирования Схем §2

Графика на ПЛИС 0:02:53

Графика на ПЛИС - вход в разработку чипов

Verilog - Язык 1:16:50

Verilog - Язык Проектирования Схем §15 Часть 2/5

Verilog - Язык 2:35:23

Verilog - Язык Проектирования Схем §6

Verilog - Язык 1:25:35

Verilog - Язык Проектирования Схем §8

Verilog - Язык 1:17:43

Verilog - Язык Проектирования Схем §13

Verilog - Язык 0:34:15

Verilog - Язык Проектирования Схем §14

Verilog - Язык 0:50:37

Verilog - Язык Проектирования Схем §9

Verilog - Язык 2:55:21

Verilog - Язык Проектирования Схем §5

Вхождение в ПЛИС 0:05:17

Вхождение в ПЛИС за 5 минут

Verilog - Язык 2:25:40

Verilog - Язык Проектирования Схем §3

Verilog - Язык 3:07:22

Verilog - Язык Проектирования Схем §7

ModelSim & Verilog 0:21:21

ModelSim & Verilog - Язык Проектирования Схем §11 Часть 1/5

ModelSim & Verilog 0:54:52

ModelSim & Verilog - Язык Проектирования Схем §10

Verilog - Язык 1:16:00

Verilog - Язык Проектирования Схем §15 Часть 1/5

ModelSim & Verilog 1:20:45

ModelSim & Verilog - Язык Проектирования Схем §12

Модули в языке 0:14:38

Модули в языке Verilog

Массивы модулей на 0:07:31

Массивы модулей на языке Verilog

Verilog - Язык 1:35:57

Verilog - Язык Проектирования Схем §15 Часть 5/5

ModelSim & Verilog 0:42:57

ModelSim & Verilog - Язык Проектирования Схем §11 Часть 2/5

ModelSim & Verilog 0:52:21

ModelSim & Verilog - Язык Проектирования Схем §11 Часть 5/5

Verilog - Язык 1:30:47

Verilog - Язык Проектирования Схем §4

Комментарии
Автор

Спасибо за лекции, все понятно и очень интересно!

__dimoon__
Автор

eto super kanal, spasibo. a mozhete sdelat' primer kak skrestit' cy7c68013a i FPGA v meste? ili kak c ADC prjamo na LCD? ocheni mne interesno kak eto realizovat' )))

liliansirbu
Автор

Длина результата умножения равна сумме длин умножаемых переменных. Я удивлён, что компилятор позволил тебе поставить 10 бит выход, когда требуется 16. В Vivado такое в ошибку сразу выходит.
Компилятор не будет составлять таблицу истинности для операций. У него есть уже готовые образы схем. Он проверяет есть ли DSP элементы и если их нет, то берёт готовый модуль(схему). Если бы компиляторы составляли таблицу истинности, то, к примеру, таблица истинности со 100 переменными компилировалась бы больше дня, а то и намного больше(точные цифры не помню). В крайнем случае используют BDD(Бинарные решающие диаграммы).

ВикторАнтонович-эы
Автор

Здравствуте! я не досмотрел до конца, поставил на паузу, хотел спросить эта среда чувствительна к регистру?

ЭндиДюфрейн-ья
Автор

Почему у вас так быстро происходит компиляция? у меня версия 20.1, компиляция идет раз в 8 дольше.

galchenko
Автор

Добавлю пару фраз про работу в FARе: При сохранении файла из редактора (F4), нажать Shift+F2 - будет меню с выбором символа-символов перевода строки.
Так же находясь в редакторе можно ввести любой код символа, нажав Alt на клавиатуре и на дополнительной(NUM) клавиатуре десятичный код символа (действует только на дополнительной, num клавиатуре. с цифрами под клавишами F1-F12 не сработает). Для примера - зажав и удерживая Alt нажать и отпустить цифру 1 на дополнительной клавиатуре, отпустить Alt и увидим смайлик ☺.
Если ввести код 3 - увидим лайк в виде сердца ♥.

None-shsw
Автор

Здравствуйте! Скажите, а в чём различие RTL viewer и Technology map viewer? Я когда пробовал написать компаратор, смотрел и туда и туда, в RTL всё понятно и ожидаемо, а в Technology map viewer схема сложнее и больше почему то.

Gera
Автор

Делал счетчик полностью по примеру, только гора предупреждений по поводу неиспользуемых pinов почему то не исчезла даже после конкатенации. Не пойму в чем может быть проблема:

module Counter (output [23:0]Q,
output T, R, input C);

wire TQ, RQ;
DT Sync[1:0](.Q({TQ, RQ}), .D({T, R}), .C(C));
wire [23:0]Y = {24{!RQ}} & (({24{TQ}} & (Q + 1'd1)) | ({24{!TQ}} & Q));
DT DT[23:0](.Q(Q), .D(Y), .C(C));


endmodule

module DT(output Q, input D, input C);
DFF DT(.q(Q), .d(D), .clk(C), .clrn(1'd1), .prn(1'd1));
endmodule

Warning (10030): Net "T" at Counter.v(2) has no driver or initial value, using a default initial value '0'
Warning (10030): Net "R" at Counter.v(2) has no driver or initial value, using a default initial value '0'
Warning: Output pins are stuck at VCC or GND
Warning: Design contains 1 input pin(s) that do not drive logic

TSkale
Автор

Написал все как в примере и не получается увидеть результат на плате.
Из этого вопросы:
1. Откуда брать тактовый сигнал C. Ведь именно эти импульсы считает счётчик
2. Зачем нужны триггеры для сигналов T, R и зачем нужен вход T (вход счета)?

nikitagrishin
Автор

Спасибо за видио.
Язык описания жесть. Думаю чужой код тут вообще не прочесть. Если не смотреть с начало, а сразу перейти 1:46:00, и посмотреть код... то не кто не сказал что он делает.

andreya
Автор

Спасибо за видео.
А неужели нельзя создать мультиплексор на условиях типа:

if selector=1
output_1 = input
endif

if selector=2
output_2 = input
endif

if selector=3
output_3 = input
endif

и так далее ...
я правда ПЛИС никогда не программировал, только начал изучать.
Иссемблер, си, только знаю.

putman