Verilog#4. Создание D-защёлки и физическая реализация

Учимся создавать свою первую защелку на Verilog - D-защёлку. Основные теоретические пояснения, в чем разница с D-триггером, физическая реализация на FPGA, проверка через RTL-диаграмму на правильность написания и обязательно проверка через TestBench созданного устройства.

Материалы видео: