Лекция 291. Схема ускоренного переноса

В сумматорах с большим количеством разрядов может накапливаться значительная задержка выходного сигнала по отношению к входному и-за необходимости учета бита переноса из младших разрядов. Показано как можно сократить эту задержку за счет применения дополнительной комбинационной схемы.

Список всех лекций на сайте автора в описании канала.

[TheJeriho]

Моё левое ухо счастливо! Благодарю вас, Анатолий Борисович, за познавательные лекции!

[МаксимЛисицкий-ял]

Браво!!! Первая просмотренная лекция и сразу все понятно! Очень мало таких хороших преподавателей.

[gaben-agent]

офигенный канал. Разбираюсь с внутренней архитектурой компьютера. Иногда бывает очень нужно понять, что происходит вот прямо на физическом уровне, с объяснениями. Спасибо большое!)

[theMRbot]

Спасибо большое за лекцию, сразу всё понятно стало. В интернетах этих ничего не понятно, а тут прям въехал

[Dmitriycpp]

Начиная с 5:50 все времена задержки подсчитаны неверно. Был упущен тот факт, что задержка зависит и от самого входного сигнала, откуда она распространяется. Правильно говорить, что задержка прохождения сигнала от входов A и B до выхода C составляет 3 Тау или t(A, B->C) = 3. А задержка от входа C до выхода С составляет 2 Тау или t(C->C) = 2, т.к. сигнал проходит через 2 логических элемента. Таким образом, задержки сигналов C в схеме 4 битного сумматора выглядят как C1 = 3, C2 = 5, C3 = 7, C4 = 9. Разумеется, в таблице также указаны неверные значения. Хотя задержки S правильно подсчитаны ОТНОСИТЕЛЬНО сигналов C. Ну а если взглянуть на реальность, эти рассуждения о задержках очень условны, т.к. время переключения Искл. ИЛИ отличается от времени И, ИЛИ, т.к. они по сути, состоят из разных наборов более простых логических элементов (что и было рассказано в 289 лекции). Отличается даже задержка у одного логического элемента, в зависимости от входных сигналов (что было наглядно продемонстрировано в 287 лекции).

[PowerfulElectronics]

Петличка? О боги, вы нас услышали! Спасибо за звук который теперь слышно!!!

[kostya]

И правда, петличка! Спасибо. Звук хороший!

[Devishhike]

Обьясните как задержка сигнала С2 равна задержке сигнала С1, если С2 завистит от С1?

[eurosetvk]

А я-то все голову ломал над двумя вещами. Как эти переносы укоротить по времени и что за микросхема такая со странным перемножением каких-то P и Q, которую недавно видел почти за копейки. А это оказывается приблуда для ускоренного переноса. Только вот сумматоры бюджетные не содержат P и Q на вывод, потому что в DIP16 они тупо не поместятся.

[КонстантинПосошнов]

Не согласен с расчетом задержек в схеме ускоренного переноса. Ведь в С3 и далее больше число сложений, то есть задержка увеличивается линейно, в С3 - 5t должно быть а в C4 - 6t. А то по вашей логике задержка одинакова, тогда вообще 100битные и выше сумматоры можно делать. В учебнике "Титце и Шенка" это явно не описано, а вот в учебнике от "Харрис и Харрис" это явно указано, что задержка в схеме ускоренного переноса носит линейный характер.

[Крщенебудуказати]

Єто что, теперь всегда будет только в левом навушнике, капец, так слух можно испортить, иду перепаивать наушники